Channel Link II Channel Link I SerDes 電磁干擾 電纜線 串聯 NS

改善舊有SerDes Channel Link II新兵獻計

2011-06-01
工業用串聯器和解串器,也被稱為串列/解串列器(SerDes)設備,為提供減少高頻寬資料介面匯流排寬度的方法,這是用串列器將大範圍平行資料串轉換成一個減少數量的位元,甚至轉換成低壓差動訊號(LVDS),以降低成本及能靈活的操作電纜。這些資料隨後會被解串列器在終點擴展回平行資料串。這些裝置的應用是廣泛而多樣化的。
早期SerDes方案問題橫生

早期的SerDes產品如Channel Link I裝置(圖1),運用離散時脈線路,串聯一個寬平行資料匯流排(高至48位元)到一個多通道LVDS匯流排。比起過往從A點到B點獲取資料的最佳方法是從板上帶狀電纜的寬資料匯流排,這已經是極好的改善。

圖1 早期的SerDes產品--Channel Link I裝置

但問題是,在某些情況下,好的解決方案效果又是那麼糟,包括對間延遲差(時間點)、電磁干擾和有限的電纜長度都是問題。對間延遲差造成使用電纜線長度受限,或者被迫必須使用低失真電纜,以上兩個方法都是比較昂貴,而且會對電源造成挑戰。它曾經是唯一的方法,但直到最近,這已經不是僅有的選擇。

串聯資料/時脈至單一差分對可解套

較新的工業用SerDes已經解決許多前一代SerDes這方面的問題。它透過串聯資料和時脈到單一差分對而解決問題,因此排除電纜失真的問題,讓設計師有許多電纜的選擇性。不同於受限於昂貴的延遲式控制電纜,新一代的SerDes解決方案允許使用低成本電纜,例如非屏蔽雙絞線或同軸電纜。

另一個重要的改善是,減少電磁干擾相關的問題。當然,在電磁干擾方面也有內部的改善,它是在LVDS發射訊號的基礎上執行,而不是在寬廣單一匯流排。然而,許多較新的SerDes裝置內建減輕電磁干擾技術,包括使用擴散頻譜產生時脈,及使用資料編碼以解散離散頻率/諧波的不規則隨機技術。

到目前為止,電纜線的延伸範圍已經被限制在以上注意的問題中發展,而且SerDes也無法做到完全平衡輸入的資料,以補償傳輸媒介中寄生組件引起的損耗。在嘗試延伸實際的電纜線時,通常會導致資訊不可恢復的封閉眼圖。對高速傳輸理論較為實際的人來說,電纜僅是一個低傳動過濾器。

訊號還原/電纜等化功能出爐

新一代的SerDes通常包括訊號還原和電纜等化的功能,以平衡高頻損失和放大收到的訊號的問題,因此能夠讓電纜長度較原本來得長。如此一來,產品就可以在眼圖上打開,從而減少資料中位元誤差的問題。

美國國家半導體(NS)全新的Channel Link II SerDes(圖2),在傳輸端的DS92LV2421串列器與接收端DS92LV2422解串列器電纜等化中可以進行訊號還原。圖3所示為在三個測試點沿著訊號路徑進行1.8Gbit/s速率的模擬訊號。第一欄圖顯示TP1的波形,沒有訊號還原而設置在-3.3分貝(db)。在傳輸媒介傳導端預料的高頻損失有訊號還原平衡。

圖2 美國國家半導體Channel Link II SerDes

圖3 在三個測試點沿著訊號路徑進行1.8Gbit/s速率的模擬訊號

在Channel Link II的範例中,裝置了訊號還原和等化器(EQ)是被內部的記錄器和八個設置所控制。訊號還原和等化器的使用會有令人印象深刻的效果,如TP3的數據所示。一個VOD=840毫伏特(mV)(TP1特定的輸出電壓)沒有訊號還原或等化的訊號,在TP3會有290毫伏特的振幅和403pS的抖動。而有-3.3dB訊號還原-3.3dB等化的訊號會有825毫伏特的振幅和142pS的振動。

以下是從TP1和TP3數據所顯示的示波器屏幕截圖,使用1.8Gbit/s資料負載的10米(m)CAT-6 STP電纜(圖4)。在這個實例中,由於這不是模擬,可測量的資料點是輸入到解串列器,不是等化器。在等化器接收資料後,就能看到巨大的效果。當等化器設置在0dB,眼圖實際上是關閉的。而等化器設置在6dB時,可以看到眼圖充分地回復。資料復原不可或缺的是時脈資料回復(Clock Data Recovery, CDR)電路,它在解串列器中跟隨著等化器的階段。以一個關閉50%或0.5UI(典型值)眼圖而言,時脈資料回復是設計來回復資料以免於位元誤差。

圖4 從TP1和TP3數據所顯示的示波器屏幕截圖

美國國家半導體Channel Link III元件DS92LX1621和DS92LX1622是SerDes更進一步的實例,而且已經解決過往的問題。圖5所示為串列器可以直接連接一個16位元攝影機的LVCMOS平行匯流排,透過單一、連接交流電及電流模式邏輯(CML)線路將資料等化。請注意時脈和攝影機雙向的I2C控制線會同時編碼到串聯的資料中。串聯的資料、時脈和I2C線路之後會被解串回16位元的平行匯流排,在接收端的時脈和I2C會連接視訊影像擷取或現場可編程閘陣列(FPGA)。毋須為解串列器加設外部的時脈,如此就可降低設計的成本和複雜性。而且解串列器自動同步更新到串列器能夠真的實現隨插即鎖(Plug and Lock)效能。

圖5 串列器可以直接連接一個16位元攝影機的LVCMOS平行匯流排,透過單一、連接交流電及電流模式邏輯線路將資料等化。

圖6為另一個更容易也更靈活的工業用SerDes的實例,這是從圖形或視訊處理器進行遠程安裝。影像處理器有21位元的平行匯流排和顯示器,可以由I2C控制,且觸摸式螢幕控制板被定位在15米遠的地方。就像之前的實例,資料、時脈和I2C線路都被串聯到一個1.05Gbit/s(21×50MHz)的資料有效負載的單一差分對組。如此已夠提供很大的設計靈活性。這裡可以使用許多這樣的工業用SerDes,包括在本文所敘述的廣泛應用,亦即須在低成本媒介、從點對點會有一些可預見距離上移動資料。

圖6 從圖形或視訊處理器進行遠程安裝的工業用SerDes

工業用SerDes不僅有廣泛的產品應用,同時在安裝上時會有很大的靈活性,圖5、6的資料格式在串列和解串列前後一樣。這些SerDes的功能可透過解串器本身轉換資料格式。

如圖7所示,DS92LV2421抓取24位元的RGB資料同步、時脈和控制訊號後,將這些資料串聯到一個差對組。在電纜接收端的資料被解串到四個LVDS線路和時脈,可簡化和降低設計成本。

圖7 抓取24位元的RGB資料同步、時脈和控制訊號後,將這些資料串聯到一個差對組。

本文討論的SerDes能簡化產品結構、降低成本,同時改善設計的靈活性。此外,許多SerDes都內建自我測試(BIST)模式,可允許高速串列連結的測試,這在系統排除障礙及產品測試非常有用,同時設計擴散頻譜產生時脈以減輕電磁干擾。展頻時脈產生器受I2C控制,也允許為應用選擇適合的時脈展頻率如±0.5%、±1%和±2%。

(本文作者任職於美國國家半導體)

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