西門子數位化工業軟體近日與聯電宣布合作，為聯電的晶圓對晶圓堆疊(Wafer-on-Wafer)及晶片對晶圓堆疊(Chip-on-Wafer)技術提供新的多晶片3D IC規劃、組裝驗證，以及寄生參數萃取(PEX)工作流程。聯電並將向全球客戶提供此項新流程。藉由在單一封裝元件中提供晶片或小晶片(Chiplet)彼此堆疊的技術，企業可以在相同或更小的面積上，整合多個元件的功能。與在PCB板上擺放多個晶片的傳統系統配置相比，這種方法不僅更加節省空間，而且能夠提供更出色的系統效能及功能以及更低的功耗。
聯電元件技術開發及設計支援副總經理鄭子銘表示，聯電與西門子EDA的共同客戶對於高性能運算、射頻和AIoT等應用的需求正日益提升，隨之而來的3D IC解決方案需求也相應增長，聯電此次與西門子的合作能夠協助客戶加快整合產品設計的上市時間。
聯電開發出其全新混合接合(Hybrid Bonding)3D電路布局驗證(LVS)和寄生參數獲取工作流程，使用西門子XPEDITION Substrate Integrator軟體進行設計規畫與組裝，西門子Calibre 3DSTACK軟體進行晶片間的連接檢查，同時還使用Calibre nmDRC軟體、Calibre nmLVS軟體及Calibre xACT軟體進行IC及晶片間延展實體及電路驗證任務。