垂直供電與800V架構突破　AI高功耗推動供電革新

近期在IMPACT 2025研討會上，USI環旭電子沈里正博士受邀擔任專題講者，分享高效能運算相關技術的發展與實務經驗。面對AI伺服器對算力的渴求，電力傳輸已不再是配角，而是影響AI運算效能的關鍵因素。下文將整理演講內容，說明如何透過模組化與微小化製程技術，突破物理空間限制，實現下一代AI基礎設施所需的高效能電力解決方案。

電力傳輸成關鍵

在生成式AI的時代，算力需求呈現指數級爆發，使晶片的熱設計功耗急劇攀升。許多人皆在關注運算速度，但對於產業而言，更值得關注的是AI系統持續攀升的能源需求。資料分析，主流GPU的功耗增長趨勢如下：

• Nvidia架構：從H100的700W(SXM)到下一代Blackwell(B200)的1,200W，再到未來Rubin平台預計突破2,000W甚至更高，短短數年間功耗需求成長了數倍。
• AMD與Intel架構：同樣呈現陡峭的上升曲線，AMD MI355X預計達到1,400W，Intel Gaudi 3亦大幅提升至900W。

問題在於，在資料中心機櫃尺寸(X、Y、Z軸)固定的前提下，我們要如何支援倍增的電力需求？這就像是將汽車的功能塞進智慧型手機的大小，既要極致的效能，又受限於有限的空間(圖1)。

傳統透過更換低損耗元件(如Power Stage或電感)僅能帶來約2%的效率提升，面對翻倍的功耗需求，我們必須尋求更大幅度的架構調整。

垂直供電提升效率

為了滿足空間與效率的雙重需求，電源架構從橫向轉向垂直已成為業界共識(圖2)。

USI的研發重點在於如何透過封裝與模組化技術，促使這一架構轉型得以實際應用。

相較於傳統的並排式(Side-by-Side)布局，透過垂直供電架構的實踐，可達成以下突破(圖3)：

• 大幅降低傳輸損耗：由於電流傳輸路徑縮短，傳輸損耗(Transmission Loss)可從傳統的12%降至約6%，損耗減少幅度約50%。
• 提升功率密度：透過3D堆疊與埋入式技術，功率密度可從0.4 A/mm²提升至0.6 A/mm²，代表相同面積可提供更高供電能力。

Power Block模組整合

在技術實作層面，USI的技術核心在於對電源模組(Power Block)進行結構最佳化與製造創新(圖4)。除了元件組裝外，更深入元件的結構設計，將電感、電容、功率場效電晶體、與驅動器整合為單一的高密度模組。

• 微小化的挑戰與實踐：為了適應更密集的伺服器排列，模組厚度必須不斷壓縮。從8mm到5mm，USI目前正朝4mm厚度發展。
• 3D結構最佳化：利用金屬夾片(Metal Clip)和排針(Pin Header)建立垂直互連，取代占空間的傳統布線。
• 散熱與接地處理：針對PMIC的QFN封裝接地與散熱需求，可採用晶片內埋或低氣泡孔隙接合製程技術，確保在大電流運作下的熱穩定性。

新世代供電架構

800V高壓直流

針對資料中心的未來架構，USI與日月光半導體正在規劃下一階段的技術藍圖。隨著單機櫃功耗從100kW邁向1MW，傳統的48V配電架構面臨巨大挑戰(圖5)。

USI已投入開發支援800V DC的電源模組(圖6)。

• 物理原理：根據P = IV與Ploss = I2R，提高系統電壓可顯著降低線路電流，進而大幅減少傳輸過程中的熱損耗。
• 輕量化優勢：低電流允許使用更細的銅纜，有助改善目前AI伺服器機櫃因大量粗銅纜而過重的結構性問題。

整合式穩壓器(IVR)

展望更長遠的未來，電力傳輸將進一步整合至採用矽中介層(CoWoS)封裝的晶片架構，並朝向板級電源與晶片級電源(IVR)整合發展，以支援從48V至1V的電源轉換。

沈博士指出，隨著AI基礎設施持續演進，EMS廠商的角色也由傳統組裝製造，延伸至模組設計與系統整合。

• 端到端整合能力：涵蓋系統封裝、模組設計及系統整合等不同層級，可從整體架構最佳化電力傳輸效率，並改善系統層級的供電限制。
• 微小化技術(3D SiP)：採用埋入式被動元件及先進模塑技術，以提升模組整合度並縮小尺寸。
• 散熱與訊號完整性：藉由電源模組整合設計，兼顧高密度運算環境的散熱需求，同時維持供電品質與訊號完整性。

隨著AI運算需求持續提升，電源架構將朝向更高功率密度、更高整合度與更高效率發展，垂直供電、800V HVDC及IVR等技術，也將成為下一代AI伺服器的重要發展方向。

(本文作者為USI環旭電子微小化創新研發中心(MCC)副總經理)