三維(3D)晶片堆疊的設計風潮蓄勢待發，準備狂掃半導體產業。台積電(TSMC)日前表示已完成全球首顆3D IC封裝，並預計於2021年量產，為3D IC發展畫下新里程。與此同時，為了加速3D IC技術發展，台積電現已與多家電子設計自動化工具廠商如新思科技(Synopsys)、益華(Cadence)、明導(Mentor)與安矽思(Ansys)相繼推出3D IC堆疊技術認證方案，將設計流程導向標準化，正式揭開半導體製程的新世代。
3D IC設計撐起後摩爾時代
資料中心、人工智慧(AI)、5G、虛擬貨幣挖礦等新興技術，要求更快的處理速度、低延遲，以及更多的功能，對於微縮製程技術的需求更勝以往。舉例來說，虛擬貨幣進行解碼就需要高運算，而高運算會產生耗電、散熱問題與結構問題，因此就需要採用先進製程，幫助相關應用以高運算、低耗電的方式實現，也因此半導體產業一直積極追求微縮製程設計。然而，產能、建置成本與技術難度越高，負擔得起的客戶數量也將隨著減少，半導體產業也對於摩爾定律是否走向歷史存疑。
Cadence產品市場總監孫自君(圖1)表示，摩爾定律仍持續往前走的原因在於過往看到在更小矽晶片製程可塞入更多元件，不過元件越小、密度越高，將造成更多功耗與熱的問題。當製程走到物理極限之後，已無法繼續在如此小範圍空間中，採取相同的做法，因為此舉將不斷墊高製造及研發成本，例如光刻機(EUV)本身造價就已相當昂貴，若要拍攝更細微的IC畫面，就要採用雙重曝光(Double Patterning)，甚至是三重曝光(Triple Patterning)，此造價更是難以想像，不僅如此良率表現也不佳。
圖1 Cadence產品市場總監孫自君表示，新興應用對於微縮製程的要求愈趨強烈，先進製程發展也日益受到極限挑戰。
因此，在後摩爾時代(More than Moore)，朝著將晶片疊高的方式，改善製程成本及物理限制，也就是在矽上面不斷疊加矽晶片的3D IC封裝設計手段。Ansys技術經理魏培森(圖2)說明，IC設計需要解決諸多問題，首先滿足高運算量會產生電源(IR)問題，因為IC設計內的金屬線路非常細，電流通過會造成很大的損耗；其次是時間差(Timing)問題，高速運算過程中，IC內部必須同步傳遞訊號，否則就會出現資料或電源錯誤問題。因此，對於IC內部不容易解決的熱問題，就會在封裝或系統層級處理，使得3D IC封裝成了先進製程發展非常重要的一環。
圖2 Ansys技術經理魏培森認為，IC製程受到物理極限限制，也促使廠商朝封裝設計研發著手，企圖將晶片效能與尺寸發揮到極致。
相較於過去積極追求晶片製程微縮，3D IC設計更需要同時考慮封裝與晶片系統之間的整合效益。也因如此，2012年台積電發表CoWoS技術，從系統層級的設計角度自行整合封裝與IC設計，將IC製造的尺寸與功能發揮到極限。
整體而言，目前3D封裝技術可分為兩種類型，一種是類似CoWoS的封裝方式，基本上是2.5D製程或稱異質性整合，另一種則是標準的3D封裝技術，如同InFO以及SoIC封裝。以應用區分兩者最大差別在於，2.5D較適用於高速傳輸設計，而3D封裝則是適用於射頻(RF)類型的應用。
基本上CoWoS技術就是有兩個基板(Substrate)概念。中間那層基板為矽中介層(Interposer)(可以選用有機材料)，用來做為晶片和底層Substrate的共同基板，上面堆疊Side by Side的不同晶片(包含邏輯晶片、DRAM)，底層Substrate基本上採用矽基板。當需要傳輸高速訊號時，就能採用CoWoS方案，例如賽靈思(Xilinx)FPGA就是採取這種設計。除了晶圓廠之外，若封裝廠要做這種規格，需要建晶圓廠和防光製程。目前矽品與日月光也都已建有防光製程進行相關的技術研發。
整合型扇出(InFO)特點就是整合扇出封裝技術(Fan-out)製程，也就是說晶片下方以外的地區，可以增加更多的Pin數量，同時在基板上面可以堆疊更多不同的晶片，且中間無需有Interposer，也因此成本下降20~30%，同時散熱效能也會更高。此外，不同於CoWoS製程，InFO因為線路較為簡單，可以將多餘的空間提供給RF晶片，因此蘋果(Apple)的iPhone 7採用InFO製程。即便該技術的散熱量和速度不及CoWoS，但本身便宜、散熱佳又支援RF技術，仍舊非常吸引廠商採納。不過，該怎麼將如此薄的晶片與InFO完美結合，也成為此3D技術最大的挑戰。
魏培森談到，InFO產量已逐漸起飛，現在Apple手機皆採用InFO製程。迎接5G時代，採用該製程的需求也會與日俱增，不過5G產品非常多元，導入的產品類型還是需要依照本身的價格定位、產品設計走向而定，但可以明確知道的是，InFO技術較聚焦於RF技術的應用。
孫自君談到，3D IC設計是最初被提出來的晶片堆疊技術，不過由於原物料成本及良率問題，導致研發設計成本較高，進而衍伸出2.5D製程的發展。製造商採用哪一類型製程，往往需要從成本、延展性、頻寬效能之間平衡、尺寸與如何讓產品以最快上市的角度出發。
看起來2.5D發展相較於3D成熟許多，故成本表現上有逐步下降趨勢。不過2.5D和3D技術都是持續發展的技術，目前3D技術的產量也開始成長，未來2.5D技術成本攤提的優勢也可能會慢慢下滑，兩大製程技術的發展態勢還有很多潛力可挖掘。
EDA方案齊出籠 3D設計流程標準化
孫自君認為，3D IC設計發展至今無太大差異，唯一最大不同點在於，過去較多是提供邏輯上可行的方案，但實際做出的成品少之又少，且較為昂貴。舉例來說，以目前的製程能力與材料科學，在一個工藝極限上，大致上已達到不被折損與消耗的範圍，若尺寸再微縮可能會有更高的損耗率，或者採用材質硬、更貴的材料，在成本計算上不符合效益，因此主力投入在電方面的改善。
也因此，過去談論的3D異質整合可能更不切實際，例如過去不會談到透過TSV改良散熱問題，有許多功能像是打線接合(Wire Bonding)連接、外部電路供電，也都證明效益不高。此外，在過去還有一些設計工具、製程能力、製程機具跟不上的問題，因此設計3D IC在成本來說非常不划算。
真正實際有產品開始量產，是近幾年台積推出InFO之後，才真正將整體市場推入3D領域。隨著台積電協助EDA廠商規畫及認證EDA設計流程，產業可依此為準則，將設計方法與製造方法定義下來，協助晶片製造生產得以飛快成長。
魏培森指出，IC發展非常成熟，但仍然繼續向極限挑戰。但另一方面，產業也開始將腦筋動到「封裝」設計上，其能藉此找出發展新天地，不負眾望地發展出CoWoS、InFO以及其它3D堆疊技術。在這之中，流程定義是非常關鍵的要素，雖然目前已有些許商用化產品，但仍還未普遍發展，受限於產業投入設計與製造數量不多，使得成本居高不下，隨著流程進入標準化後，預期將推動3D堆疊技術更上層樓。
在3D IC標準化的路程中，EDA工具演非常關鍵的角色。也基於此，台積電日前宣布通過多家EDA廠商的3D IC製程認證備受矚目，包含Cadence、Ansys和Mentor都在名單之列。孫自君談到，EDA廠商推出各式各樣軟體因應市場需求，其中最主要為驗證性軟體協助設計晶片，包含應該採用的晶片材質、晶片與晶片之間的連結、晶片廠商選用和最後布線(Layout)的架設。
整體看來，3D設計最大挑戰在於設計工具、材料製程，以及整合不同學科(如電、熱、翹曲、震動)與其它材料科學的連接挑戰，而這些都是跨需求的設計協同作用(Cooperation)。因此，DRC(Design Rule Check)是非常重要的一環，像是確認晶片擺放位置、訊號與線路狀況，以及各種可能發生的問題，都是EDA工具必須事先預防模擬的問題。
孫自君表示，Cadence是唯一一個有整體解決方案，從IP、單晶片到封裝都有相對應的解決方案，協助開發商在整體設計中管理整體連通性和晶片整合解決方案的驗證。以多樣具有3D特性的工具搭配使用，完成整個設計週期。值得一提的是，日前該公司推出新的模擬器--Palladium硬體加速器。讓原本在設計圖上設計的電子電路，用真正電路模擬出來，確認設計是否符合預期，而非等到流片完之後才做，這個流程可說是Time to Market的加速，當然它在電子設計上面加速也有諸多幫助。
另一方面，魏培森談到，Ansys的強項在於電與熱應力，重點在解決結構應力、晶片或封裝翹曲、電力、流力與半導體設計問題。當產品設計完成後，是否耐撞、耐摔都需要經過測試，也就是應力反應的方案；而晶片或封裝翹曲的狀況，可能來自於錫球(BGA)與基板焊接點連接的優劣，透過模擬測試確保錫球和基板完美連接就是Ansys的任務所在。
TSMC布局3D IC馬不停蹄
隨著EDA工具的推陳出新，台積電發展3D IC的進程更是馬不停蹄。日前台積電於2019年VLSI技術及電路研討會發表兩篇關於3D IC技術的論文，展示系統整合晶片(SoIC)，使用已知良好裸晶在生產線前端製造創新3D異質整合技術。SoIC是一種運用TSV(Through Silicon Via)和晶圓(Chip-on-wafer)接合製程來支援多晶片的堆疊，並提供無突起(Bumpless)接合結構，以實現更佳的效能，對高度複雜、要求嚴苛的雲端和資料中心應用而言，能提供更高的電源效率和效能。
此次活動發表的兩篇論文，說明小晶片裝置與SoIC的整合，相較於2.5D和使用微凸塊/TSV的傳統3D IC在高頻寬密度和高功率效率下的優點。一篇以「適用於高效能運算的7nm 4GHz Arm核心CoWoS小晶片設計」論文為題，詳細介紹CoWoS先進封裝解決方案中的7奈米雙小晶片系統。每個小晶片內建運作時脈4GHz的Arm核心以支援高效能運算應用，晶片內建跨核心網狀互連運作時脈可達4GHz，小晶片之間的連結則是透過台積電獨特LIPINCON(Low-voltage-In-Package-INterCONnect)技術，資料傳輸速率達8Gb/s/pin，並且擁有優異的功耗效益。
另一篇「3D多晶片與系統整合晶片(SoIC)的整合」論文則是揭露了完整的3D整合技術，此項系統整合晶片解決方案將不同尺寸、製程技術、以及材料的已知良好裸晶直接堆疊在一起。相較於傳統使用微凸塊的三維積體電路解決方案，台積電的系統整合晶片的凸塊密度與速度高出數倍，同時大幅減少功耗。
此外，系統整合晶片是前段製程整合解決方案，在封裝之前連結兩個或更多的裸晶。因此，系統整合晶片組能夠利用台積電的InFO或CoWoS的後端先進封裝技術來進一步整合其他晶片，打造一個強大的「3D×3D」系統級解決方案。
當人類的智慧與各種知識經過歲月的累積，使其能力皆到達某種程度，就會開始進行統整，推動下一世代的革命。就如同不同階段工業革命的演進，對應到上述提及的EDA工具、材料科學、半導體設備與晶片製程設計的能力也是如此，當這些知識都能有效的整合，結合市場需求的推力，將刺激相關產業直奔另一個發展高峰。