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高整合ASIC解決難題 AESA天線奔向商用化
新通訊 20183 月號 205 期《 技術前瞻 》
文.Ian Gresham/Rob McMorrow/David Corman/Nitin Jain
50多年來,主動式電子掃描陣列(AESA)天線已被應用於軍用電子掃描陣列雷達系統。最近,隨著簡潔型低成本陣列在商業應用中的發展,使其普及程度顯著提高。
當它們應用於各種各樣的氣象雷達、商業和私人無人機的感知防撞雷達、可以進行網際網路瀏覽的全球地面衛星通訊以及5G基礎設施時,它們會更為普及。實際上,電子掃描陣列技術的應用提供了先進的天線孔徑性能,它可看作5G基礎設施展示的基礎。 

這種讓使用普及的一項驅動技術便是基於矽(Si)晶片如SiGe BiCMOS和射頻(RF)互補式金屬氧化物半導體(CMOS)的普遍使用,從而使單一晶片/封裝內的功能密度和性能得到了大幅提高。本文回顧了在建造高密度平面相控陣過程中所遇到的一些技術挑戰,並建議透過顯著提高積體電路(IC)的整合度,可以解決製作大規模的平面AESA的一些問題。利用矽的整合能力,其他一些系統功能如線上診斷、內建自檢(BIST)和內建校準(BICAL)也可得到應用,從而使終端用戶在操作陣列時具有更多的可視性和控制能力。 

本文還對嵌入到AESA陣列中基於矽製程的高整合特殊應用積體電路(ASIC)裡的性能特徵示例進行討論。圖1顯示了相控陣天線的一個簡化一維圖形,包含一行各向同性輻射體(Isotropic Radiator)。 

圖1 相控陣天線的一個簡化一維圖形,包含一行各向同性輻射體。
在遠場(Far Field),天線方向圖的組合響應是每個單元振幅和相位激發的函數。簡而言之,仔細控制每個振幅和相位響應,可以確定單個或多波束天線方向圖的量級和掃描角。對寬掃描角天線方向圖的一個限制是,每個天線單元的間隔不能大於自由空間半波長(λ0),從而避免產生光柵波瓣(Grating Lobe),光柵波瓣的意思是單元的電磁波進行相位加權,從而在未期望的方向上產生波束。在類比或數位(或者兩個同時)可實現波束成形(Beamforming),考慮到複雜性、線性度和功耗等,對系統性能進行綜合平衡。 

平面相控陣天線  各式設計方案出爐  

平面相控陣天線比較簡潔,而且具有低高度特性,從而使其具有更寬的應用領域。採用平面方案的主要驅動因素是為了使模擬波束成形電路(發射(Tx)、接收(Rx)或收發器(Xcvr))能夠在物理上與天線單元相適應。圖2顯示出如何實現的圖形,波束成形ASIC藉由表面附著安裝到一個印刷電路板(PCB)上(天線輻射面在背面)。須注意的是,在這個極為簡化的示圖中,訊號路徑和熱管理用的散熱器沒有顯示出來。 

圖2 晶片安裝在印刷電路板上的示意圖,(a)剖面圖 (b)正向圖
但這個方法也面臨著一個挑戰:物理尺寸如何能隨著頻率的變化快速地縮減。一般來說,天線單元間的距離設計被半波長所限制,從而避免光柵波瓣,圖3顯示了與工作頻率的函數關係(實際上,最大空間還與最大掃描角具有函數關係)。控制元件整合空間的物理限制條件出現戲劇性的變化:從4GHz(S頻段)時的37.5毫米(mm)變為10GHz(X頻段)時的15毫米,而30GHz(Ka頻段)時只有5毫米。 

圖3 晶格距離與頻率對應圖
不幸的是,在商業性表面黏著元件(SMD)設備中,離散解決方案很容易超過這些限制條件,因為它們用於互連和周邊元件的空間占去很大部分。在X及以上頻段,提高整合度是使這種平面系統具有可行性的唯一途徑。最近幾年出現了一些解決方案,它們將單個單元波束成形器與收發功能整合到單一的封裝中。 

而砷化鎵(GaAs)元件技術則被廣泛應用於這些方案中(由於其電子遷移率和相關性能指標較高)但價格昂貴,而且在整合過程中受到限制。經過比較發現,在多個應用中,高性能的SiGe BiCMOS和RF CMOS能夠提供在微波頻率所需的性能。此外,它們的密集功能整合能力使其具有組合各種產品方案的潛力,支援在單一封裝內有多個輻射單元。圖4是一個單個元件的功能框圖,它可以同時支援雙極化和四個輻射單元。 

打造高度整合方案 

這裡回顧了一個示例,可以看到一個可以支援四個離散天線單元的高度整合分時雙工(TDD)的收發晶片是如何達到滿足成本、尺寸和功能目標需求。它封裝在一個標準的商業四方平面無引腳封裝(QFN)塑膠包裝(7毫米×7毫米×0.9毫米)中,很容易適應10GHz(X頻段應用)時的15毫米晶格間距。IC包含四個不同的象限(每個可以離散工作和控制),發射模式下,能夠同時驅動四個天線單元。此外,有八個獨立的接收連接埠(每個象限兩個),當工作在接收模式時,允許每個天線單元採用雙極化。透過12位元(bit)的複數向量調製器(假設動態範圍為31.5dB,最低有效位元(LSB)為0.5dB時,包含6位元的相位控制(其中LSB為5.625)和6位元的振幅控制),而每個收發連接埠為獨立加權。 

圖4更詳細地顯示了這種分配。每個象限包含一個收/發臂(共享一個通用路徑向量調製器(振幅和相位))以及另一個只供接收的臂(無發射功能)。 

四個象限的中心是晶片的核心,在這裡調變訊號可以合成,並透過一個通用射頻連接埠發射或接收。當工作在TDD發射模式時,發射臂的合成分配網路用於功率分配。透過改變離散向量調製器,在每個獨立的天線單元路徑中,動態範圍可超過31dB。此一動態範圍可用於圓錐陣或其他增益控制功能。可以透過每個向量調製器的設置以及採用一個序列周邊介面(SPI)來控制晶片上的其他功能,從而進行資料傳輸和控制訊號管理。 

圖4 TDD收發晶片的功能方塊圖
整個晶片的溫度補償可以用額外的數位可變衰減器(DVA)來完成,再加上每個通用合成連接埠的主動增益級,可將積體電路的可控動態範圍擴展到50dB以上。這連同晶片上溫度感測器可以測定積體電路內的溫度變化,並補償系統其他地方的溫度敏感元件。透過從積體電路的溫度感測器讀取資料,改變合適的設置,並採用外部元件的資料可實現實時閉環的溫度補償。最大系統靈活性來自於晶片所提供的增益控制分配。 

量測相位/振幅  提高設計準確性  

利用矽的功能整合密度的優勢,單一晶片可提高天線單元的數量,這有幾大好處,例如材料成本、降低庫存、印刷電路板整合的形狀係數更小,但它也不是一種免受損失的方法。其他需要考慮的功能和性能問題,包括不同射頻連接埠和天線單元間的低損耗傳輸線設計、散熱路徑、外部元件的數量、訊號與電源路徑的限制,以及無法預期的訊號耦合。 

圖5表示了訊號如何耦合,以及需要考慮的訊號路徑間合適的隔離,並顯示可能影響系統性能的潛在限制。在本例中,四個離散接收路徑(a1、a2、a3和a4)輸入到一個通用的波束成形器積體電路,並與bc的求和輸出訊號進行相干組合。 

在理想情況下,四個訊號路徑中的每一個直到求和網路輸入端時都保持隔離,應用於每個訊號的複波束權重(Ai, φi)沒有相關的振幅和相位誤差。 

事實上,每個向量調製器和每個訊號路徑中的其他元件將會施加一些振幅失真(AM-AM Distortion)、PM-AM失真和相位失真(AM-PM Distortion),導致訊號向量出現誤差。理論上,任何這些負面的影響都是可預測的,應在設計階段進行模擬,但只要它們保持在1/2 LSB水平以下,就不會降低系統性能。 

更難處理的是訊號路徑間的耦合,這不太好預測,它主要來自於幾個方面,其中包括天線單元和晶片射頻連接埠間的訊號傳輸線、封裝中透過不想要的封裝接線輻射帶來的訊號耦合、封裝中的介質材料、晶片上線路帶來的寄生和洩漏路徑耦合(頻率越高則這更越難以考慮)。 

圖5 接收路徑上的向量錯誤模型(包含AM-AM、AM-PM)
這些可能包括這樣一些不同路徑,例如偏置分布網路、Pad-ring和靜電放電(ESD)耦合。不考慮這些因素,圖5顯示出的效應會產生同樣的結果:由寄生相量所產生的希望得到的向量失真,會引起振幅或相位(或者兩者兼而有之)的失真。在最簡單的情況下,當耦合相量與所希望的向量同相或完全反相時,會再現最大振幅誤差。這裡,誤差向量的量如公式1所示: 

 

......................................................公式1 

類似地,當耦合相量與所希望的向量正交時,會出現最大相位誤差。導致的最大相位誤差如公式2所示: 

 

......................................................公式2 

所希望向量的總共振幅和相位誤差量必須保持在1/2 LSB以下,可獲得的振幅和相位分辨率位數與訊號路徑間所允許的耦合度之間有一個關係。圖6針對幾種向量調製器分辨率,顯示了這種關係是如何變化的。例如,為維持6位元振幅和相位控制所需的精度,最壞的情況下,當標準化至向量一時,誤差向量的數值必須低於26dB。此一圖形並沒有考慮通道增益對耦合訊號量的影響。 

圖6 振幅和相位誤差量對耦合隔離度的對應圖
圖7則顯示當相干增益(Coherent Gain)的提高對允許的耦合度和通道間的隔離度提出了更嚴格的要求。當所希望的通道增益提高時,所需耦合必須降低,從而維持相同的1/2 LSB誤差。例如,如果通道增益為20dB,向量調製器可提供6位元的複調製,則所需的絕對隔離度變為26dB+20dB,亦即46dB。 

圖7 通道間的隔離度要求對應相干增益圖
實際測試實踐  取得真實性能參數  

為說明高整合多單元解決方案所能獲得的性能,這裡提供了商業性四單元波束成形器積體電路的測量資料。圖8顯示了測量的相干接收增益,它定義為四個接收連接埠中的每一個連接埠和功率合成器輸出之間的合成(疊加)訊號增益。對此一測量,每個訊號路徑的向量調製器設置為通用複波束加權,所以在這一頻率,相干增益約為7dB。連接埠間的振幅不平衡小於1dB,包括失配。噪聲係數(Noise Figure)與頻率的關係顯示於圖9中。 

圖8 系統增益與頻率的關係
圖9 噪聲係數與頻率的關係
這已進行過調整以反映所能看到的噪聲係數(此時每個連接埠由非相干噪聲源驅動)。頻段中心的噪聲係數為14dB。如果僅測量單一通道,則所得到的噪聲係數要高於4.1dB。在波段中心,接收機的輸入1dB壓縮點大約為-2dBm。這是在單一通道測得的結果。向量調製器的性能如圖10所示,總共12位元的振幅和相位狀態(4,096種狀態)都進行過測量,並畫在一個極坐標圖中。圖中的同心圓和線性輻條都表明向量調製器具有較低的PM-AM和AM-PM失真。 

圖10 12位元的振幅和相位狀態(4,096種狀態)
圖11顯示在整個波段中明顯的均方根(RMS)相位和振幅誤差。振幅誤差小於0.5dB,而相位誤差小於3度,即大約為2/3LSB。通道間隔離可以從測量的S參數和波束旋轉兩者綜合來推斷。 

圖11 振幅和相位RMS錯誤對頻率對應圖
如前面所描述的,耦合到通用輸出端和疊加在所需訊號向量上的訊號將會在訊號向量中引起AM-AM和AM-PM誤差。透過測量從任何接收輸入到通用輸出波束成形器連接埠的訊號路徑,調整非訊號路徑向量調製器的波束權重設置,則耦合到主訊號路徑的訊號量就可以估計出來,如圖5所示。相位響應中測得的誤差大約為±1.5度,如圖12所示,對應於連接埠間大約-38dB的隔離(考慮到相干接收增益)。 

圖12 相鄰連接埠間雜訊的大小和相位
進行密集功能整合  提高操作靈活性  

能夠進行密集功能整合的核心技術推動因素是可以使用矽基工藝在單一晶片內整合多個可控電路模組,並且可以使用SPI連接埠來控制操作。 

然後只要一些小的額外步驟來利用對晶片(由SPI提供)的使用權限,就可以增加一些功能,數位化控制可以控制的部分,從而提高操作靈活性。 

在這個例子中,採用的是一種擁有專利權的5 wire 50MHz SPI。這經過設計以最大程度地降低數位和射頻訊號間的耦合。採用擁有專利權的SPI匯流排,一行或一列中的多個積體電路或一個陣列的其他任何子單元可以由單一SPI很好地連接和驅動,並可串聯鎖存。 

除了能向多個暫存器寫入向量外,SPI還允許從晶片中的各功能方塊讀回。透過增加晶片上的讀取技術,此一性能可以讓系統整合商實現即時操作。每個發射臂包括一個功率檢測器,它用來對5位元分辨率的輸出訊號進行取樣,並以數位方式向SPI提供功率測量資料。此外,在何時測量發射功率,則由用戶來確定。 

如果測量週期是脈衝間變化的,這使得雷達系統可以適應不同的脈衝寬度,而且還可以提供發射脈衝傾斜的資訊。圖13顯示了檢測器功率讀取位碼對應實際功率的關係圖。類似地,晶片上的溫度感知功能可以提供溫度即時資訊,並全面掌握積體電路的可靠性。 

圖13 功率讀取位碼對應實際功率輸出圖
採用獨立引腳以實現發射或接收模式,從而在選擇所需設置時間(啟用發射或接收直流電源和應用射頻波形之間)時比較靈活。為最低限度地降低功率損耗,當積體電路處於接收模式時,所有的發射功能是中斷的,而在發射模式時,情況正好相反。 

如果兩個接收波束(四單元、雙極化)都處於活動狀態,則發射的直流電消耗是1.8瓦(W),而接收的直流電消耗是1.7瓦。如果只有一個接收波束(四單元,單極化)處於活動狀態,則接收的直流電消耗是1.3瓦。晶片一般偏向於採用1.8伏特(V)電源。 

另一個特點是能夠將晶片設為校準模式,在這裡,一定的時間內,只有一個象限有效。藉由獨立的控制引腳可以跟微波前端電路進行溝通,這樣可以逐步完成所有通道校正。進一步的一特點是可以控制資料延遲和波束權重調整間的延遲時間。在大型陣列中,所有發射器同時發生變化,則會產生寄生波瓣和系統層面的問題。調整控制每個晶片的延遲變化時間可以避免這個問題。 

最後,為單一積體電路的向量調制器進行程式化只消耗4.5微秒(μs)(50MHz時)。如果大量積體電路透過菊鏈(Daisy Chain)方式用於行列尋址操作,則整個過程將會花費很長時間。這個問題的一個解決方案是透過給每個向量調製器配置一組可程式化暫存器(可以對12位元的相位和振幅資訊進行預程式化),以實現快速波束控制(FBS)。每個向量調製器有一組八個寄存器,可以採用SPI匯流排進行預裝載,然後透過一個3位元並行介面來直接尋址,透過SPI匯流排消除串行加載的等待時間。這意味著波束轉換可以在50奈秒(ns)內完成。這兩種模式(快速程式化和快速波束控制)能夠給任意的雷達應用帶來更多的靈活性。 

在高頻段,平面AESA對電路功能的高密度提出更高的要求,其目的是維持所需的形狀因子。這是由天線單元的最小晶格空間要求所驅動的,目的是避免天線輻射方向圖中出現光柵波瓣。 

相關技術到位  AESA發展漸趨成熟 

功能密度不斷提高的結果之一便是降低了所需元件的數量,同時降低了整個材料的成本。要想獲得這種高密度的一個成功方法便是在高整合矽IC上製造電路。此一技術的其他好處還有能夠整合控制和調諧單元,從而使用IC達到性能最佳,採用串行介面,為系統監測(例如溫度和輸出功率)提供偵測技術。降低物理尺寸下要求更精心的設計,以避免不期望的訊號耦合到路徑帶來對波束權重分辨率精度的影響,已有實驗證明這是可以做到的。 

(本文作者Ian Gresham為Anokiwave的技術研究員兼IC系統架構工程師,David Corman是Anokiwave的首席系統架構工程師,Nitin Jain則是Anokiwave的創立者)

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