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LVDS高速介面解說飆速介面案例探索之旅(三)
新通訊 20049 月號 43 期《 技術前瞻 》
文.陳乃塘
「LVDS」相信許多朋友應該都聽過,目前這種技術已被廣泛採用於筆記型電腦的顯示技術中,並融入在日常生活的應用產品上...
「LVDS」相信許多朋友應該都聽過,目前這種技術已被廣泛採用於筆記型電腦的顯示技術中,並融入在日常生活的應用產品上。其高速的傳輸效能及對於雜訊的高免疫力,讓它成為高速資料通信的新技術。  

本文將深入探討LVDS之發展歷程及規格,並分析設計時所考量的重點。  

低電壓差動訊號(LVDS)是「Low-Voltage Differential Signaling」四個英文字的簡稱。誠如文辭上的兩個關鍵字「低電壓」與「差動信號」已經點出此介面的內在精髓。  

低電壓的搖擺起伏本質上就隱含了比較短的信號轉換時間、差動信號可以降低EMI電磁干擾,對於雜訊的免疫力(Noise Immunity)較佳。  

因此,LVDS係一電流型,一種用來高速傳輸大量資料的電路,適用於解析度高於SVGA的TFT LCD顯示裝置,以及光纖通訊及電子交換裝置的介面上。說是一門針對高速資料通信的新技術,也說得過去。  

而LVDS最為典型的顯性特徵,就是其電壓輸出與接收端需要100歐姆的終端阻抗(Terminating Resistor)(圖1)。因此,一個典型的應用回路方塊,可以藉由圖2來呈現。  

LVDS標準之發展歷程  

顯示介面的技術在建構筆記型電腦(Notebook Computer)上是很重要技術之一,直接關係到筆記型電腦的功率消耗、體積、重量和顯示效果等關鍵特性。在當今筆記型電腦的顯示技術中,LVDS幾乎已經成為產業的泛標準,是實際案例之最佳佐證(圖3、圖4)。因此,LVDS早已經與我們日常生活為伍,只是大家沒有察覺罷了。  

但是,LVDS的由來向來為工程人員所忽略。翻開資訊電子工程近代史之往事雲煙,可以發現有兩個國際級的標準認證或策劃組織,有針對LVDS作了文字上的定義描述。  

其一是ANSI/TIA/EIA-644所規劃的「Electrical Characteristics of Low Voltage Differential Signaling (LVDS) Interface Circuits.」於1995年11月正式認可(圖5)。另一就是IEEE Standard 1596.3 「IEEE Standard for Low-Voltage Differential Signals (LVDS) for Scalable Coherent Interface」簡稱為SCI,IEEE 1596.3標準的認可是在1996年3月。但是,最早的幕後推手應該是國家半導體公司於1994年所引進門的。  

ANSI/TIA/EIA-644所規劃的LVDS,動機用意相當單純,期望在資料通信設備或裝置之間,造出一個通用點對點(Point-to- Point)的高速資料傳送介面,最高的資料載送速度為655Mbps。到了2001年2月的ANSI/TIA/EIA-644-A,是更新版本。請留意 ANSI/TIA/EIA的標準僅是定義、規範了驅動器的輸出與接收器的輸入電氣特性,也就是純粹的電氣標準。任何之傳輸協定、功能規範甚至連接線之特性,都付之闕如。畢竟,這些因素都與各種應用相依。是故ANSI/TIA/EIA-644-A如此規劃是合情合理的。  

而IEEE Standard 1596.3所發展的LVDS,卻是1992可定標相關介面SCI協定(IEEE Standard 1596-1992)的延伸規範。SCI協定本身就是高階運算所採用的高速資料封包通信,但是採用射極耦合邏輯ECL(Emitter Coupled Logic)的回路。很明顯地,對於功率耗費敏感的設計或應用,ECL有其先天上的限制,不足以擔當這樣的任務。因此就需要建立新的標準。LVDS於焉中選。低功率SCI-LVDS標準,算是SCI標準中的子集(Subset)。  

縱然有以上兩個國際水平的標準,但是,請不要忘了,該兩份規格並沒有描述任何的製程技術、傳輸媒介或電源電壓值。也就表示LVDS可以採用CMOS、GaAs等任何半導體製程,利用線路板的跑線或是連接線,樣樣皆通。無形中,可以擴展在產業上的應用空間。從個人電腦運算、資料通信應用到消費性產品,都能夠展現身手(圖6)。  

也就是這個緣故,在線路驅動器/接收器(Line Driver/ Receiver)、SerDes元件或開關元件等身上常常見到LVDS的倩影。即使將LVDS嵌入到FPGA(Field Programmable Gate Arrays )、ASIC或其他元件身上,也是司空見慣的事情。  

另外,有一門新興的Bus LVDS,簡稱為BLVDS,算是LVDS技術的先進版本,乃是針對諸如背板(Back-plane)等多點連接(Multipoint)的應用而來。  

LVDS基本規格  

點對點的連接方式,是LVDS最為簡潔的連接組態(圖7)。也由於線路單純,容易掌握,可以提供最佳的信號品質。  

3.5 mA x 350 mV = 1.2 mW,如此的簡明數字就是宣稱低功率應用的主要原因。而且,與電源電壓的數值也毫無瓜葛。話說白了,就是將5伏特的電源電壓轉移到3.3伏特或2.5伏特時,也不會對信號位階或性能,造成任何影響。  

綜上所言,可以用一個簡化圖來表現LVDS電路的構成(圖8)。  

從連接線路的特性來觀察,通常在實踐LVDS的線路時採用MS(Microstrip)線路的技巧來達成50歐姆之傳輸線(圖9),簡單又實用。只要使用物美價廉的FR-4四層線路,跑線8-mil寬就可以實現。謹記,90度彎曲的跑線是禁忌,會引起阻抗的不連續性,一旦阻抗的不連續性發生,就是信號反射的開始。  

由於LVDS是採用差動的傳輸方式,從D+與D-端看進去就是100歐姆的差動特性阻抗,可與遠端的終端阻抗(Terminating Resistor)互相匹配,避免阻抗不連續性所引起的信號反射。  

再者,LVDS是採用電流模式(Current Mode)的驅動方式。感覺上就如同具有高輸出阻抗,兩個相同數值但是方向相反的電流流經D+與D-信號線。  

一般的電流值是3.5mA,所以流通過RT終端阻抗所產生的電壓振幅就是350mV。而通常所稱的共模電壓(Common Voltage)或是偏移電壓(Offset Voltage)就是D+信號線上電壓與D-信號線上電壓的平均值,會依據LVDS的驅動器而定,通常是1.25V。  

如果Vdd是2.5伏特,典型的LVDS直流特性如圖10所示 :  

如果要延伸到可傳送與可接收雙向傳輸的層次也是可以做得到(圖11)。只是要以半雙工的方式來完成,此時兩端皆會有終端阻抗的配置。通常,僅應用低雜訊與短於10米距離的應用中。  

除了點對點的連接型態之外,LVDS也允許採用分支(Multi-Drop)的連接方式。所謂分支連接很簡單,就是指以單一的驅動器連接複數個接收器(圖12、圖13)。  

分支的連接型態依然在匯流排上的最遠端需要安置Rt終端阻抗,只是在傳輸線上的考量要多費心思而已。尤其是引線(Stub)的長度,就如同女人的裙子,越短越好。  

線路板PCB(Printed-Circuit Board)依然可以使用MS(Microstrip)線路來實現(圖14)。  

但是,務必要顧及跑線寬度(w)與線路板介質厚度(h)對於MS線路特性阻抗的影響。假設,跑線的高度(t)等於1.4mils時,線路板的介電常數εr 等於4.5之際(四層板FR-4在高頻應用時的典型數值),跑線寬度(w)、線路板介質厚度(h)與傳輸線特性阻抗Zo的關係,可以用圖15當作參考。  

根據圖15的數值,可以得到經驗值。MS線路傳輸線特性阻抗Zo依據w/h的比例,而呈現常數的狀態。比如說,當w/h等於4時,特性阻抗Zo就落在29~30歐姆的範圍。當w/h等於1.6時,特性阻抗Zo就落在51~52歐姆的附近。  

LVDS高速設計的考量點  

一旦介入高速的設計領域,高速線路板與差動信號傳輸的理論就成為必備的基礎。傳輸線差動阻抗的匹配乃是理所當然就不用多說,信號的反射與電磁輻射EMI的來源都與此相關。  

先就線路板的一些考量點來說起。  

.當使用廉價的四層板FR-4時,盡可能是LVDS信號、地線、電源線、TTL信號的次序排列。專用的接地層與Vcc電源層是高速設計常用之手段。  

.隔離LVDS與CMOS/TTL快速切換之信號,避免單端的CMOS/TTL信號耦合串音(Crosstalk)到LVDS信號上。因此,才會建議將LVDS與TTL信號,安置在不同的線路層上。  

.將驅動器與接收器盡可能地挨近連接器,也可以減少時滯(Skew)的數值。  

.旁路電容(Bypass Capacitor)的謹慎使用。使用表面黏著電容靠近電源與接地,效果最佳。使用4.7μF 或是10μF35V的鉭質電容(Tantalum Capacitor)也是不錯的方式。眾所皆知,電源與接地的乾淨,也可以大幅消減EMI的產生。  

.電源與接地要用低阻抗的設計,並非50歐姆的設計準則。  

.讓線路板接地之回送途徑短又寬。  

.利用兩個通孔或貫孔(Via)作為焊墊來連接電源到接地之旁路電容。  

至於跑線也有一些考量的要點。  

.差動信號使用MS(Microstrip)線路或ST(Stripline)線路皆可(圖15)。採用MS線路的好處,不僅可以有較高的特性阻抗(100到150Ω),也無需通孔(Via)來連接,是最為乾淨的連接形式。ST線路埋內層裡頭,卻是提供較佳的屏蔽能力。  

.LVDS信號需要緊偶合,100歐姆差動特性阻抗之設計。  

無論您的規劃是採用MS線路還是ST線路,跑線需要做好阻抗控制。兩者對於Zdiff與Zo皆有經驗公式可以遵循參考用(圖17、圖18)。  

在實際設計時,建議您去調整跑線的寬度「W」來改變Zdiff,不建議您去調整線距「S」。通常,PCB線路板的供應商會提供您最小的線與線之間距 (Line-to-Line Spacing)讓您參考。同時,不同的PCB線路板材質會有不同的介電常數(Dielectric Constant),建議您要與您的線路板的供應商詢問清楚(圖19)。  

由於價廉的FR-4四層板,會有10%的變化空間是正常的事情。這就是為何要將差動信號線儘可能靠近的原因。  

圖19中的「GETEK」價格比較昂貴,通常是應用在1GHz以上的設計。  

.對線的長度要一致,減少時滯(Skew)。(信號的傳播速度等於光速除以介電常數。)  

.減少通孔的數量、阻抗的不連續性極小化。  

.跑線避免90度直角的彎曲。  

其次,是終端阻抗的部分(圖20),以下原則可供遵循。  

. 點對點的連接型態下,接收端之終端阻抗,務必要介於90歐姆到130歐姆之間。越是配對,當然越好。  

. 終端阻抗採用表面黏著電阻是相當不錯的選擇。  

. 終端阻抗與接收器(Receiver)的距離,盡可能小於7mm。  

. 終端阻抗的零件精確度最好選用1%或2%的誤差範圍,依據經驗顯示,10%的誤差有機會產生5%的信號反射。  

. 如果有共模雜訊(Common-mode Noise)發生,終端阻抗可以利用兩個50歐姆電阻串接,中間抽頭(Center Tap)加上一個約是50pF的電容器。也是盡量接近接收器。  

LVDS與TMDS的特性比較  

LVDS的出現,最初是為了替代高功率ECL線性驅動技術而發展的。藉由降低功率,該技術可提高ECL的有限特性,如普通電源供電、高整合度與低成本IC 封裝的相容性等。LVDS是ANSI/TIA/EIA-644-A中定義的開放標準,可以抑制高達±1V的共模雜訊,這種雜訊可能是耦合雜訊,也可能是匯流排節點之間接地的差值所引起。LVDS的差動特性使其具有很強的雜訊容限,不需要對驅動器和接收器的電源電壓做任何限制,所以經常看到驅動端採用5V供電而接收端採用3.3V的設計。  

後來,美國國家半導體和日本幾家筆記型電腦廠商合作,共同定義了FPD-Link標準,並生產出可動作之樣品。該組樣品經過廠商成功試產後,使XGA顯示正式邁入筆記型電腦領域中。據估計,採用XGA解析度或更高標準的筆記型電腦95%都採用了LVDS介面。LCD TV也是依樣的情形。  

有一個常常令人混淆的問題,那就是LVDS與TMDS兩者之間究竟是怎樣的關係。眾所皆知液晶螢幕顯示面板乃是採用LVDS,而眾多的3D顯示卡上都會附上DVI的介面,TMDS就是DVI介面使用的內在信號。  

因此,若是拿FPD-Link使用的LVDS物理層與DVI介面使用的TMDS最小躍遷轉換差動信號(Transition Minimized Differential Signaling)實體層相比,容易產生混淆。  

因此,我們可以將兩者拿來作定性上的比較分析,可從幾個面向來探討其差異所在。  

.輸出驅動器有所差別  

LVDS是推挽式的電流驅動器,電流從連接線的一端流入從另一端流回,因此在一對雙絞線中電流大小相等方向相反,這種設計可以用來驅動雙絞線、雙軸線等,產生的EMI(電磁干擾)較小。TMDS雖然也是差動式的設計,但是電流在兩端之間流動,其中直流電流只在線對的一邊流動,因此要注意電源線與地線靠近,這樣可以減小EMI。  

.絞線對數和屏蔽方式  

假設對於每個畫素6位元的應用中,如果用FPD-Link介面則需要3對數據線和一條時鐘線,而用DVI也需要三對數據線加上一條時脈線。  

對於每個畫素8位元的應用中,採用FPD-Link介面需要4對數據線加時脈線,而使用DVI只需要3對數據線加時脈線。由於雙軸電纜每一對線都需要一個屏蔽層,所以在LVDS中使用雙絞線比使用雙軸電纜便宜。  

.單時脈周期內數據的位元數  

.編碼效率的不同  

. FPD-Link具有低功耗的重要特點  

圖21是一般LCD TV的功能方塊示意圖,有助於您對DVI與LVDS在應用定位上的差異。  

LVDS為高速資料通信的新技術  

至於LVDS的信號傳輸品質為何,當然藉由眼狀圖(Eye Diagram)與位元錯誤率測試BERT(Bit Error Rate Testing)就可以得知。  

由於BERT是量測通信系統相當不錯的一種方式,且就位元錯誤率測試BERT的角度來觀察LVDS的傳送可靠度。位元錯誤率BER是相當直接的量測方式,其基本的涵義可以用數學式來表示:  

BER = (number of bit errors)/(total number of bits)  

經過實驗後可證實,以5米對絞線來傳送100Mbps的場合之下,位元錯誤比率低於『1 x 1015- 1』。  

其實,LVDS與USB 2.0、1394等介面一樣,皆是採用了差動式的傳輸方式,速率頻寬差距也不遠。因此,對於EMI對策元件的使用幾乎是大同小異,皆是使用共模濾波器(Common Mode Filter)來作為雜訊因應之對策(圖21、圖22)。  

如果您對於面板拆裝有高度的興趣,或是喜歡動手做的族群。日本當地是有人提供套件來DIY(圖23、圖24)。試試身手也是不錯的學習方式。  

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